解析台湾半导体巨擘(二)──2016 关键年,台积电要靠 10nm 决胜

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解析台湾半导体巨擘(二)──2016 关键年,台积电要靠 10nm 决胜

编按:资深前分析师 Richard 从财务面、技术面、竞争力分析等角度深度解析台积电,科技新报取得独家授权,4 篇专文报导,带你了解这间台湾举足轻重的半导体巨擘。前篇已分析了台积电的财务面,这篇来讲述它的技术面。

10nm 製程于 end-2016 三强对决

面对 Samsung LSI 在先进製程技术上步步进逼,台积电为重新取回在 foundry 产业的製程领先地位,一改以往研发单位一个製程(technology node)完成,移交给製造部门,再开发下一个製程的流程,直接用两个团队平行研发,同时开发 10nm 和 7nm 製程,而不是等 10nm 做好再做 7nm。这也是台积电宣称,从 16nm 到 10nm 要花将近两年,但是从 10nm 到 7nm 预计只要花 5 季。目前进度,10nm 预计 end-2016 量产,early-2017 wafer out。

台积电研发中的 10nm 製程技术,和 16nm FinFET+ 比较,在同样耗电之下,10nm 製造的晶片产品速度快 20%,在同样速度之下,耗电少 40%,gate density 则是 16nm FinFET+ 的 2.1X。预计 4Q15 将验证製程技术(technology qualification),1Q16~2Q16 客户产品 tape out,Late-4Q16 量产(或 Early-1Q17 初)、1Q17 出货。

虽然目前台积电、Samsung LSI 和英特尔 3 家厂商的 10nm 都预计在 end-2016 量产,但英特尔可能于 10nm 导入新的 all-around gate,台积电和 Samsung LSI 还是用 3D FinFET,如果 3 家公司都没有延误,顺利在 end-2016 量产 10nm 的话,英特尔的技术还是领先一步。

解析台湾半导体巨擘(二)──2016 关键年,台积电要靠 10nm 决胜

10nm 产业界看来,会是一个很大的製程世代(technology node),无论是生命週期或产品数量,都会是一个重要的世代,因为:

    从技术发展看,10nm 的 cost 和 performance 的进步,比 22 / 20nm 到 14 / 16nm 更大。从 28nm 以来,cost per transistor 首度于 10nm 开始下降。

LAM Research 预测到 end-2018,foundry 产业的 10nm 产能会成长到 140~150K/m。可以想见,10nm 将会是一个非常重要的战争,也会是台积电和 Samsung LSI 的第一次「正面」、「同时」、「基础接近」的一次大对决,因为:

    45nm 到 32 / 28nm,Samsung LSI 和 Apple 互利的结合,台积电没有真正加入竞争,20nm 台积电一出手就全拿 Apple AP 订单,但 Samsung 放弃 22 / 20nm(只有做自家产品)直接跳到 14nm 又打败台积电 16nm(至少在时间上),这几个世代,比较像是商业策略运用,不像正面对决。首度,台积电和 Samsung LSI 在下一代 10nm 製程技术,量产时间类似(end-2016),技术方向也类似,让客户可以好好比较,不像以前,Samsung LSI 主力用 45nm 时台积电用 40nm half node,Samsung 量产 32nm 时台积电用 28nm half node(台积电的 32nm 只有研发没有量产),Samsung LSI 的 14nm 和台积电的 16nm 规格也有差异,不好比较。还有 HKMG 或 SiO2、gate last 或 gate first 之差异,让客户有长远技术走向的不同考量。到了 10nm 製程世代,则是直接硬碰硬的竞争 1. cost、2. performance、3. power(漏电)、4. yield。
台积电 7nm 製程的技术抉择

台积电的 7nm 製程技术重点,是选择 FinFET 下一代新的电晶体结构、以及在不使用 EUV 曝光之下,如何让浸润式微影多重曝光可以顺利推进到 7nm。相对以前是一个製程接着一个製程的研发,这次台积电在研发 10nm 新製程的同时,也同步启动研发下一代的 7nm 製程技术,预计 1Q17 进行製程验证,7nm 将高度相容于 10nm 的技术成果和製程设备,90% 的 10nm 设备可以继续用在 7nm。并可以利用 10nm 学习到的製程能力,快速提升良率。

台积电的 7nm 将不会大量使用 EUV 设备,但 EUV 会从 7nm 开始小量投入研发生产,而大量使用在 5nm 製程。台积电的 7nm 因为技术还没有确定,还不知道 performance、pwoer、density 相对 10nm 的进步程度。台积电认为相对于 10nm 是一个相对比较短 node,而 7nm 和 16nm 一样,属于生命週期比较长的 technology node。

InFO 技术让台积电取得 100% A10 订单,长期将改变封装产业生态

台积电的晶圆级封装(Wafer Level Package,WLP)技术原本发展的是 CoWoS(Chip-on-Wafer-on-Substrate)技术,因良率和材料成本太贵,只有用在少数高阶 GPU 和 FPGA 产品,其后发展的以业界 Fan-Out 封装技术为基础的 InFO(Integrated Fan-Out)技术,在成本和良率上,则取得了重大成功,和 Flip Chip BGA / CSP 比较,InFO 优点如下:

    可用在高 pin count 的複杂晶片。用封胶面板(Molding Panel)或称为重构晶圆(Reconstituted Wafer)取代传统 Flip Chip 使用的载板(substrate),成本便宜,而且厚度减少超过 20%。提高晶片 performance 20%。散热效果多 10%

台积电似乎已经克服了 InFO 各种困难的良率问题,为先进 AP 提供一个更薄的 form factor、更便宜、良好可靠度的晶圆级封装技术方案。目前看起来台积电的 InFO 技术已经开发完成,并通过 Apple 的验证,正在龙潭封装厂积极建置产能中,第一代 InFO 预计 2Q16 量产,应该会配合 16nm Apple A10 订单量产,预计 4Q16 可贡献 US$100M 营收。

虽然营收贡献比例不高,但可成为 10nm 竞争 Apple A10 AP 的加分因素,甚至因为台积电 InFO 和 Samsung LSI 的类似封装技术完全不同,用同样的 die 做出来的晶片(chip)form factor 不同,除非在手机内预留空间,否则 A10 晶片将无法分给两家不同的封装技术来生产,但既然用 InFO 目的就是将晶片减薄,在机构设计上当然会充分利用减薄后的空间,将无法使用 Samsung LSI 生产的不同厚度的晶片,因此也就无法像 A9 一样分给台积电和 Samsung LSI 两家共同生产。因为 InFO 技术,Apple A10 可能从两家供应商,又改回选择台积电成为独家供应商,果真发生的话,InFO 带来效益则非常大,不只是封装本身 US$100M 营收而已,还让台积电变成 A10 独家供应商。

如果 2016 年 Apple 使用台积电 InFO 成功,2017 年之后,其他客户如 Qualcomm 和 MTK 势必跟进,InFO 产能需求大增,客户也会要求有 second source,研判台积电不排除将 InFO 技术授权给专业封装厂使用,毕竟台积电的核心业务是晶圆製造,不是封装。长期来看,对 IC Substrate 产业影响很大,尤其是做手机用的 Flip Chip CSP 厂商,其次是 Flip Chip BGA 厂商,封装厂多有发展自己的晶圆级封装技术,或可取得 InFO 授权,影响比较小。2016 年马上受影响的是 Apple 的 AP 载板供应商 Ibiden 和 SEMCO。

台积电正在开发第二代 InFO 技术,将配合 10nm 和 7nm 製程技术的进度量产。

(全文未完;本文由 Richard’s Research Blog 授权转载;首图来源:达志影像)